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在第一階段，Dennard Scaling是指在后續的工藝節點中，將FEOL線性光刻尺寸按“s”(s < 1)的比率進行微縮，實現電路密度（1 / s^2）的提高（量度為gates / mm^2），下一階段的重點是材料的改進，而當前階段的重點是設計—技術的協同優化（馬上有更多介紹）。
在隨后的研討會上，集成互連和封裝研發副總裁DougYu博士介紹了先進封裝技術如何專注于微縮，盡管持續時間較短。 “十多年來，封裝還提供了再分布層（RDL）和凸點間距光刻的二維改進。借助我們今天所描述的多芯片、3D垂直堆疊封裝技術——特別是臺積電的SoIC產品，我們在電路密度方面取得了巨大的改善。S等于零。或者換句話說，我們實現了無限微縮。（實際上，很容易預見到產品技術將開始使用gates / mm^3進行度量。）
臺積電先進工藝技術現狀的簡要介紹
(一)N7/N7+(7nm/7nm+)
臺積電在兩年前的研討會上宣布了N7和N7 +工藝節點。
N7是“基線”的FinFET工藝，而N7+通過引入EUV光刻技術，為選定的FEOL層提供了更好的電路密度。設計IP從N7過渡到N7+需要重新部署，以實現1.2倍的邏輯門密度提高。主要亮點包括：
N7正在投產，2019年預計將有100多種新的流片(NTO)。
關鍵IP介紹：112Gbps PAM4 SerDes。
N7+受益于持續的EUV輸出功率(~280W)和uptime(~85%)的改善。臺積電表示：“雖然我們預計功率和uptime會進一步改善，但這些措施足以推動N7 +容量增長。”


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